Zen 6单CCD塞12核，3D缓存版冲到1152MB

AMD 这次把 Zen 6 的底牌摊在了服务器芯片上。新一代 EPYC「Venice」系列公布的技术细节里，Zen 6 架构的规格被一次性摆了出来——对盯着下一代锐龙桌面处理器的人来说，这份服务器芯片的参数表就是最直接的预告。 先看核心密度。现在的 Zen 5 CCD 最多塞 8 个全规格性能核，而基于台积电 N2P 工艺的单个 Zen 6 CCD 直接堆到 12 核 ，每核 L3 缓存 4MB，与 Zen 5 持平。算下来单个 CCD 的 L3 缓存总量达到 48MB ，而 8 核 Zen 5 芯片是 32MB。 这个变化的意义不只是数字变大。现有 Zen 5 处理器一旦超过 8 核，核心就得分散在两个 CCD 上，多线程任务中两个 CCD 互相通信会带来延迟。核心数提上去之后，一颗 12 核 Zen 6 芯片就不必再面对这种跨 CCD 的性能损耗。 密度提升更猛的是「c」核。它和英特尔的能效核不是一回事，本质是缩小版性能核，靠占更小的芯片面积来分担高负载多线程任务。Zen 6c 能在单个核心复合体里塞进 32 核 ，是 Zen 5 对应版本的两倍；每核 L3 缓存也从 2MB 提到 4MB。于是一个满配 32 核 Zen 6c 复合体，L3 缓存总量来到 128MB ，是满配 Zen 5c 版本的四倍。 频率方面，Venice 服务器芯片上的全规格 Zen 6 核心最高频率为 5.3GHz ，Zen 6c 核心最高 4.1GHz。至于最终基于 Zen 6 的锐龙桌面芯片，有传闻称频率会高得多，可能超过 6GHz，不过这一点只能等后续验证。 架构层面的改动还包括分支预测：预测表经过优化，预测队列加大，返回地址栈从 52 项提升到 64 项，每周期可做两次分支预测。简单说，Zen 6 预判指令的能力更强，出错后的恢复也更快。重排序缓冲区、整数物理寄存器和操作缓存的大小同样有所增加。 AMD 称，在某些服务器负载下，Zen 6 每时钟指令数（IPC）相比 Zen 5 提升最高 27% 。这个幅度放在服务器场景里已经不小，对最终落到消费级的产品来说也是个不错的信号。 真正让游戏玩家在意的是 3D V-Cache。新的 Venice 芯片中有一款型号为 Venice-X 9006X SP7，衍生版本最高可到 96 核 、 1152MB L3 缓存。折算下来，每 12 核 CCD 对应 144MB L3 缓存，即 48MB 传统缓存加 96MB 堆叠的 3D V-Cache。 拿现成的产品对照一下会更直观：八核的锐龙 7 9800X3D 总 L3 缓存为 96MB，其中 64MB 是 3D V-Cache，它已经是目前公认的游戏 CPU 优选。而一颗 12 核、板载 144MB L3 缓存的继任者意味着什么，很多游戏本来就吃缓存容量和缓存与核心的距离，这个组合的想象空间不小。再加上多线程负载下核心之间没有延迟惩罚，整体性能还可能大幅提升，纸面上确实够唬人。 时间表还没有定论。这一轮发布完全聚焦 EPYC 服务器实现，相关产品已开始出货，消费级芯片的确切日期仍不明朗。目前看，2027 年上半年发布是一个可能的窗口，但考虑到眼下的各种状况以及要面对的新生产工艺，这只能算推测。 另一边的动静也值得留意：英特尔即将推出的 Nova Lake 芯片，按传闻说法速度还会更快。据称英特尔首批 18A-P 客户端芯片计划在 2027 年 1 月的 CES 上亮相。CPU 两强正面撞车这种事，已经有一阵子没见过了。 就目前公开的信息看，Zen 6 在纸面上相当能打。至于最终定价如何，那又是另一个故事了。 特别